Студопедия.Орг Главная | Случайная страница | Контакты | Мы поможем в написании вашей работы!  
 

Получение задания. Разработка функциональной схемы. Разбиение схемы на пять иерархических уровней. Моделирование элементов нижнего иерархического уровня



Цель работы: Декомпозиция полученного задания.

Разработка функциональной схемы устройства. Получение и закрепление практических навыков моделирования логических элементов в системе автоматизированного проектирования OrCAD

Теоретические сведения:

Функциональная схема цифрового устройства может быть разбита на иерархические уровни, простейшим из которых является уровень логических элементов, которые служат базой для проектирования более сложных устройств. Именно поэтому исследование параметров элементной базы является важным для дальнейшего проектирования и корректного функционирования разработанного устройства.

Система OrCAD имеет 12 серий логических элементов. Эти серии отличаются не только разным набором логических элементов, но и внутренними параметрами это логики. Из-за того, что прохождение входного сигнала через элемент требует определенного времени, установка уровня выходного сигнала происходит через временной интервал, который является одним из важнейших параметров логики и называется задержкой элемента. Как правило, речь идет о нескольких наносекундах, которые, тем не менее, при создании сложных устройств из большого количества логических элементов, накапливаясь, могут привести к нарушениям в работе спроектированного устройства. Задержки элементов разных серий могут существенно различаться, именно этим обусловлена нежелательность комбинирования элементов разных серий.

Ход работы:

1. Согласно индивидуальному заданию выбрать элементную базу.

2. Подать на входы основных базовых элементов все возможные комбинации цифровых сигналов.

3. Получить временные диаграммы входных и выходных сигналов и оценить задержку каждого элемента при использовании мининимаксного похода к исследованию проектируемого устройства.

Примечание: Моделирование необходимо выполнять в масштабах наносекунд, чтобы сделать возможным анализ полученных значений задержек элементов.

Индивидуальные задания для выполнения работ в среде ORCAD (лабораторные работы №№ 1 – 5):

№ п/п Формулировка задания Используемая серия Источник информации
1. Алгоритм умножения 2-х 8-ми разрядных чисел с анализом младших разрядов множителя и сдвигом частичной суммы в сторону младших разрядов 74AS Алгоритм умножения № 1 (Приложение 1), [2], стр. 83
2. Алгоритм умножения 2-х 8-ми разрядных чисел с анализом младших разрядов множителя и сдвигом множимого в сторону старших разрядов 74F Алгоритм умножения № 2 (Приложение 1), [2], стр. 85
3. Алгоритм умножения 2-х 8-ми разрядных чисел с анализом старших разрядов множителя и сдвигом частичной суммы в сторону старших разрядов 74H Алгоритм умножения № 3 (Приложение 1), [2], стр. 86
4. Алгоритм умножения 2-х 8-ми разрядных чисел с анализом старших разрядов множителя и сдвигом множимого в сторону младших разрядов 74HC Алгоритм умножения № 4 (Приложение 1), [2], стр. 86
5. Алгоритм деления 2-х 8-ми разрядных чисел с восстановлением остатка 74F Алгоритм деления № 1 (Приложение 2), [2], стр. 107
6. Алгоритм деления 2-х 8-ми разрядных чисел без восстановления остатка 74L Алгоритм деления № 2 (Приложение 2), [2], стр. 109
7. Схема представления двоичных чисел в прямом, обратном и дополнительном кодах, а также в коде Грея.   [3], c. 94
8. Схема преобразования 2-х разрядных десятичных чисел в двоичную систему счисления. 74LS [3]
9. Схема преобразования 8-ми разрядных двоичных чисел в десятичную систему счисления 74S [3]
10. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел, представленных с плавающей запятой   [1], стр. 93
11. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел с фиксированной запятой на двоичном сумматоре дополнительного кода 74AC [1], стр. 95
12. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел с фиксированной запятой на двоичном сумматоре обратного кода (метод 1) 74ALS [1], стр. 96
13. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел с фиксированной запятой на двоичном сумматоре обратного кода (метод 2) 74L [1], стр. 97
14. Разработать электрическую схему, выполняющую умножение двух 8-ми разрядных чисел с одновременным анализом двух разрядов множителя, начиная с младших разрядов на сумматоре дополнительного кода 74ACT [1], стр. 101
15. Разработать электрическую схему, выполняющую умножение двух 8-ми разрядных чисел с одновременным анализом двух разрядов множителя, начиная со старших разрядов на сумматоре дополнительного кода 74AS [1], стр. 103
16. Извлечь квадратный корень из числа на сумматоре дополнительного кода 74F [1], стр. 120
17. Разделить два числа в форме с плавающей запятой на сумматоре дополнительного кода 74H 2И, 2ИЛИ, НЕ, 2ИЛИ-НЕ, 2И-НЕ, 3И-НЕ
18. Выполнить проектирование схемы АЛУ согласно таблице истинности его функционирования 74HC Шило
19. Выполнить проектирование устройства, реализующего 15 логических функций от четырех аргументов 74ACT [1], стр.
20. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел с фиксированной запятой на двоичном сумматоре прямого кода 74LS [1], стр. 91
21. Разработать электрическую схему, выполняющую умножение 8-ми разрядных чисел на основе метода сокращенного умножения 74HC [1], стр. 97
22. Разработать электрическую схему, выполняющую умножение двух 8-ми разрядных чисел с одновременным анализом четырех разрядов множителя, используя сумматор дополнительного кода   [1], стр. 105

Задания к лабораторной работе № 1:

В лабораторной работе № 1 необходимо выполнить моделирование, применяя минимаксный метод учета задержек для основных базовых логических элементов, используемых в каждом конкретном устройстве в соответствии с выбранным заданием лабораторной работы. Такими элементами являются 2И, 2ИЛИ, НЕ, 2И-НЕ, 2ИЛИ-НЕ, 2ИЛИ-НЕ, 2И-НЕ, 3И-НЕ.

Пример выполнения задания:

Проанализировать работу и оценить полученные значения задержек логических элементов 2И, 2ИЛИ, НЕ, 2И-НЕ, 2ИЛИ-НЕ, 2ИЛИ-НЕ, 2И-НЕ, 3И-НЕ, которые принадлежат серии 7400. Моделирование должно быть произведено с min/max задержками. Для этого при начале моделирования необходимо в меню настроек моделирования выбрать пункт Options, Category – Gate-level Simulation, Timing mode – Worst-case(min/max)

Пример задания:

Алгоритм умножения 2-х 8-ми разрядных чисел с анализом старших разрядов множителя и сдвигом частичной суммы в сторону старших разрядов.

Применить алгоритм умножения №3.

Серия 74НС.

Алгорит №3.


Разработка функциональной схемы

Для реализации алгоритма умножения необходимо:

1. 16-ти разрядный регистр для частичной суммы.

2. 8-ми разрядные регистры для множимого и множителя.

3. 16-ти разрядный сумматор.

4. счетчик импульсов для определения конца умножения.

5. триггер, для запоминания сдвинутого старшего разряда множителя.

Функциональная схема будет иметь следующий вид:

Разбиение схемы на пять иерархических уровней.

Элементы 1-го уровня иерархии:

2И, 2ИЛИ, НЕ, 2XOR, 3И-НЕ, 2И-НЕ;

Элементы 2-го уровня иерархии:

Триггеры RS, D; JK, T;

Сумматоры;

Мультиплексоры;





Дата публикования: 2014-11-03; Прочитано: 897 | Нарушение авторского права страницы | Мы поможем в написании вашей работы!



studopedia.org - Студопедия.Орг - 2014-2024 год. Студопедия не является автором материалов, которые размещены. Но предоставляет возможность бесплатного использования (0.008 с)...